贴片电阻是集成电路设计重要电子元器件，目前集成电路采用新工艺进行生产，从集成电路设计的角度来看，降低VDD值造成的主要问题之一是降低了现有和标准电路拓扑的有用电压范围。模拟电路主要受到这种限制缺陷的影响。降低阈值电压，以及MOS(金属氧化物半导体)晶体管栅氧化层变薄，会导致亚阈值漏电流急剧上升，这在纳米技术中是相当典型的。这些原因限制了阈值电压的进一步降低。设备和系统国际路线图预测的未来数年技术节点上的VDD级别和阈值电压的依赖关系。可以观察到，由于大量的泄漏电流，阈值电压不能跟随供电电压水平下降的趋势。
贴片电阻采用新技术生产这一事实降低了常规电路拓扑结构,例如，共级编码结构正常工作的电压净空。电源电压偏低会显著影响模拟电路的主要参数，如动态范围(DR)、电源抑制(PSR)、抗噪声等。第二个限制因素是纳米尺度技术中工艺参数的显著波动，这给IC和贴片电阻等元器件设计带来了新的要求——电路必须足够强大，以应对工艺、温度和电压的变化。
贴片电阻采用新技术设计对于电阻小型化发展非常重要，目前没有专门的低压(LV)技术而设计的CMOS模拟集成电路的最小电源电压受到MOS晶体管的启动电压VGS和所需电压摆幅之和的限制。例如，对于具有合理通道长度的晶体管，在标准深亚微米CMOS制造工艺中，≈300 mV的电压可视为平均阈值电压水平。施加在栅极和本体端子之间的外部电压(或者相反)通常足以在MOS结构中引入强反相，从而打开晶体管。低电压(VDD≈600 mV或更低)造成的另一个问题是cascode电路结构和堆叠晶体管[2]的电压高度受限。因此，仍然需要新的设计方法集中在能够克服上述限制的低压电路拓扑上。
